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DSP/FPGA
有限状态机的VHDL优化设计
发布日期：2009-3-22 10:58:50 文章来源：搜电 浏览次数： [pic]54
[pic][pic][pic]1．引言
当前以硬件描述语言为工具、逻辑器件为载体的系统设计越来越广泛。在设计中，状态
机是最典型、应用最广泛的电路模块，其在运行速度的高效、执行时间的确定性和高可
靠性方面都显现出强大的优势。状态机及其设计技术水平决定了系统设计的优劣[1]。如
何设计一个最优化的状态机是我们必须面对的问题。
本文将详细讨论状态机编写的各个步骤对优化状态机所起到的作用。
2．状态机的分类
状态机由状态寄存器和组合逻辑电路构成，能够根据控制信号按照预先设定的状态进行
状态转移，是协调相关信号动作，完成特定操作的控制中心。
状态机可以分为Moore型和Mealy型两种基本类型。设计时采用哪种方式的状态机要根据
设计的具体情况决定，输出只由当前状态值决定则选用Moore型，输入信号和状态值共同
决定输出则选用Mealy状态机。
设计时在结构上通常遵循一下几点：
各模块只描述一个状态机；将无关逻辑减至最少；将状态寄存器从其他逻辑中分离出来
[2]。
3．状态值编码方式
通常在设计状态机时，状态编码方式的选择是非常重要的，选得不好，可能会导致速度
太慢或占用太多逻辑资源。实际设计中，必须考虑多方面因素选择最为合适的编码方式
。
3.1 枚举类型定义状态值
设计中状态机的状态值定义为枚举类型，综合时一般转化为二进制的序列，因此与二进
制编码方式本质上是相同的。
实际需要触发器的数目为实际状态的以2为底的对数。这种编码方式最为简单，综合后寄
存器用量较少，剩余状态最少，其综合效率和电路速度在一定程度上将会得到提高。但
在状态转换过程中，状态寄存器的高位翻转和低位翻转时
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