高速设计指南－－第七章：时序分析

第七章—数字电路时序分析
第七章 数字电路时序分析
移动事业部 张京

1数字电路时序分析

前面介绍了对器件之间的互连系统进行建模所需要的知识，包括对信号完整性的详细
分析并估算了由于非理想因素引起的时序变化。但是要正确设计一个数字系统还需要使
系统中器件之间可以互相通信，涉及到的内容主要是设计正确的时序，保证器件的时钟
/锁存信号与数据信号之间保证正确的时序关系，满足接收端要求的最小建立和保持时间
，使得数据可以被正确的锁存。
在本章中将会介绍共用时钟总线（common-clock）和源同步总线（source
synchronous）的基本的时序方程。设计者可以利用时序方程来跟踪分析影响系统性能的
有时序要求的器件，设置设计目标，计算最大的总线频率和时序裕量。

1 共用时钟定时（common-clock timing）

在共用时钟总线中，总线上的驱动端和接收端共享同一个时钟。图8.1为一个共用时
钟总线的例子，是处理器与外围芯片之间的总线接口，由处理器向外围芯片发送数据。
图中还示出了位于每一个输入输出单元（I/O
cell）的内部锁存器。完成一次数据传输需要两个时钟脉冲，一个用于将数据锁存到驱
动端触发器，另一个用于将数据锁存到接收端触发器。整个数据传输过程分为以下几个
步骤：
a. 处理器内核产生驱动端触发器的有效输入Dp。
b. 系统时钟（clk
in）的边沿1由时钟缓冲器输出并沿着传输线传播到处理器用于将驱动端触发器的输入
（Dp）锁存到输出（Qp）。
c.
信号Qp沿着传输线传播到接收端触发器的输入（Dc），并由第二个时钟边沿锁存。这样