SRAM读写测试Verilog

SRAM读写测试Verilog

`timescale 1ns / 1ps
module di10SRAM(
clk,rst_n,led,
sram_addr,sram_wr_n,sram_data
);

input clk; // 50MHz
input rst_n; //低电平复位
output led; // LED1

// CPLD与SRAM外部接口
output[14:0] sram_addr; // SRAM地址总线
output sram_wr_n; // SRAM写选通
inout[7:0] sram_data; // SRAM数据总线

//-------------------------------------------------------
reg[25:0] delay; //延时计数器

always @ (posedge clk or negedge rst_n)
if(!rst_n) delay <= 26'd0;
else delay <= delay+1; //不断计数，周期约为1.28s

//-------------------------------------------------------
reg[7:0] wr_data; // SRAM写入数据总线
reg[7:0] rd_data; // SRAM读出数据
reg[14:0] addr_r; // SRAM地址总线
wire sram_wr_req; // SRAM写请求信号
wire sram_rd_req; // SRAM读请求信号
reg led_r; // LED寄存器

assign sram_wr_re