VHDL版本 基于FPGA实现的UART232程序

VHDL版本 基于FPGA实现的UART232程序

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现在调uart232程序有数据遗失的问题。比如串口输入
1122334455，实际发送只有113355.是不是接收模块要写个缓存？怎么改呢？

我写了3个模块：波特率产生模块，接收模块，发送模块
模块间连接关系为： bclk= bclkr= bclkt
resetb=resetr=reset
（8位数据接收完毕） r_ready= xmit_cmd_p（有数据待发送）

模块外接端口为： clk 接芯片时钟 （50MHZ）
Rxdr 串口输入
Txd 串口输出

entity baud is
Port (clk,resetb:in std_logic;
bclk:out std_logic);
end baud;

entity receiver is
generic(framlenr:integer:=8);
Port (bclkr,resetr,rxdr:in std_logic; --定义输入输出信号
r_ready:out std_logic;
rbuf:out std_logic_vector(7 downto 0));
end receiver;

entity transfer is
generic(framlent:integer:=8);
Port (bclkt,resett:in std_logic;
xmit_cmd_p:in std_logic:='0'; --定义输入输出信号
txdbuf:in std_logic_vector(7 downto 0)