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> 使用时钟周期约束的优势
使用时钟周期约束的优势
上传用户:
renazan2000
上传日期:2012-04-24
文件类型:PDF
文件大小:1855.78K
资料积分:0分
积分不够怎么办?
资料介绍
摘要:通过赛灵思ISE及工具行为方式深入了解TS_clk约束,在FPGA设计方案中获得高效率时序收敛。
标签:
赛灵思
,
FPGA
,
周期约束
使用时钟周期约束的优势
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