超低抖动时钟合成器的设计挑战

摘要：该应用笔记提出了超低抖动时钟合成器的一种设计思路，其目标是产生2GHz时钟时，边沿之间的抖动< 100fs。分析和仿真结果表明，要达到这一抖动指标，设计难度远远高于预期。关于元器件变量和折衷方案的讨论为进一步的研究提供了线索。
超低抖动时钟合成器的设计挑战
Apr 17, 2009

摘要：该应用笔记提出了超低抖动时钟合成器的一种设计思路，其目标是产生2GHz 时钟时，边沿之间的抖动< 100fs。分析和仿真结果
表明，要达到这一抖动指标，设计难度远远高于预期。关于元器件变量和折衷方案的讨论为进一步的研究提供了线索。


概述
本文为高速数据转换器提供了一个低抖动时钟源的参考设计，目标是在时钟频率高达2GHz 时，边沿间抖动< 100fs。对于1GHz 模拟输
出频率，所产生的抖动信噪比SNR 为：-20 × log(2 ×π × f × tj) = -64dB 。


设计需求
时钟设计的最高频率为2GHz ，然而，一些VCO ( 压控振荡器) 和预分频器能够将其扩展到更高频率，且不同器件能够扩展的范围也不尽
相同。这里介绍的参考设计、仿真测试和结果只针对2GHz 输出频率。

一些高速转换器采用时钟信号的两个沿作为内部定时。这就要求严格的50% 占空比。另外，目标输出驱动能力是10dBm/50Ω，即2VP-
P差分输出。


合成器设计基础




图1. 传统锁相环

最简单的设计是传统的锁相环电路，如图1。如上所述，要求严格的50% 占空比。因此，VCO 工作在目标时钟的两倍频(4GHz)，然后通
过2 分频获得目标频率和占空比。由于分频器会引入抖动，所以将其置于锁相环环路以消除噪声。

环路滤波器提供对参考噪声的低通滤波和VCO 噪声的高通滤波。同时，它也决定了环路建立时间。由于这是固定频率应用，环路建立时
间不存在问题；滤波器带宽可只对噪声进行优化。窄带滤波器更容易处理参考噪声，但增加了VCO 的噪声负担，宽带滤波器的效果则相
反。

虽然我们需要在VCO 和参考时钟两者之间进行平衡，通过对两者的研究表明，同时获得两者的最佳性能是可能的。100fs抖动的相噪指
标决定了噪声将有多低。