FPGA设计时序约束指南

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手把手课堂 : FPGA 101



赛灵思 FPGA 设计时序
约束指南
时序约束可以成为设计人员最好的
朋友，能帮助您快速完成设计。




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2 赛灵思中国通讯 37 期
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 手把手课堂 : FPGA101




作者：Austin Lesea， 强，其优先级越高。举例来说，时钟网络
首席工程师 上的某个一般性 PERIOD 约束将被特定
Xilinx Inc. 网络的具有更高优先级的 FROM: TO 约
Austin.lesea@xilinx.com 束所覆盖。

特定 FROM: TO
（或 FROM: THRU:
作为赛灵思用户论坛的定期访客（见 TO）约束在时钟域内任意网络中的重要
http://forums.xilinx.com），我注意到新用 性均高于一般性约束。
户往往对时序收敛以及如何使用时序约束
为便于进行约束的优先级排列，可运
来达到时序收敛感到困惑。为帮助 FPGA