首页|嵌入式系统|显示技术|模拟IC/电源|元件与制造|其他IC/制程|消费类电子|无线/通信|汽车电子|工业控制|医疗电子|测试测量

首页 > 分享下载 > 嵌入式系统 > quartus警告.pdf

quartus警告.pdf

上传用户：wanghf
上传日期：2010-03-25
文件类型：PDF
文件大小：84.93K
资料积分：0分积分不够怎么办？

资料介绍

quartus警告.pdf
1.Found clock-sensitive change during active clock edge at time
on register ""
原因：vector source file 中时钟敏感信号（如：数据，允许端，清零，同步加
载等）在时钟的边缘同时变化。而时钟敏感信号是不能在时钟边沿变化的。其后
果为导致结果不正确。
措施：编辑 vector source file

2.Verilog HDL assignment warning at : truncated value
with size to match size of target (

原因:在 HDL 设计中对目标的位数进行了设定,如:reg[4:0] a;而默认为 32 位,
将位数裁定到合适的大小
措施:如果结果正确,无须加以修正,如果不想看到这个警告,可以改变设定的位数

3.All reachable assignments to data_out(10) assign '0', register
removed by optimization
原因:经过综合器优化后，输出端口已经不起作用了

4.Following 9 pins have nothing, GND, or VCC driving datain port --
changes to this connectivity may change fitting results
原因:第 9 脚，空或接地或接上了电源
措施:有时候定义了输出端口，但输出端直接赋‘0’，便会被接地，赋‘1’接电源。
如果你的设计中这些端口就是这样用的，那便可以不理会这些 warning

5.Found pins functioning as u

标签：quartus，警告.pdf

quartus警告.pdf

相关资源 quartus ，警告.pdf

GD32F130C8之SPI主发送实验

GD32F130C8之RTC实时时钟实验

GD32130C-START之TIM3定时器PWM实验

GD32130C-START之TIM3频率发生器实验

[从零开始学CPLD和Verilog.HDL编程技术].李建清.扫描

verilog计算modbus帧报文调试了3天分享给大家

FPGA，Verilog，vhdl

Verilog HDL的基础知识.pdf

该用户资料分享

FPGALINUX资料CPLD

quartus警告.pdf

fpga_nios设计参考.rar

fpga_程序例子.rar

FPGA--CPLD数字电路设计经验分享

altera quartus II 8.0 使用说明

相关新闻 quartus ，警告.pdf

Gartner：软件跟不上处理器的进步

【经验笔记】IAR常见错误及警告信息表

中国拥有自主知识产权的PDF软件完美亮相高交会

arm技术在PDF中提取图形的方法

Adobe收购XML工具公司拓展PDF应用市场

IBM与Adobe应用软体整合抢攻数位文件市场

相关电路 quartus ，警告.pdf

基于FPGA的FIR数字滤波器设计与实现

仅使用与门的BCD到十进制解码器创建一个电路

风神蓝鸟轿车转向信号灯和危险警告灯电路图

风神蓝鸟轿车警告灯电路图二

风神蓝鸟轿车警告灯电路图一

东风悦达起亚千里马轿车组合仪表和警告灯电路图三

相关视频

桂林电子科技大学-汪汪队

同济大学-TU smart 纵享新丝滑

湖南科技大学-湖科六队

上海工程技术大学-飘飘飘雪队

太原工业学院-晋速扶光星

西南科技大学-西科轮腿一队

评论

yzx533· 2010-04-15 19:00:44

谢谢分享

下载排行

本周
本月
总榜

基于zephyr的RA6E2LED

红外热像仪数据机房解决方案

红外热像仪新能源锂电池行业解决方案

红外热像仪在新能源汽车充电领域桩的监测应用

燧石技术红外视觉安防产品解决方案

拾色播放器任务1代码

任务二、根据颜色传感器点亮屏幕

拾色播放器任务3

LCD驱动芯片FZH1696，应用开发相关技术文档

Adafruit开发板 1528-5691-ND 固件

快捷入口