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DSP/FPGA
VHDL秒表计时器设计程序
发布日期：2009-3-22 11:11:34 文章来源：搜电 浏览次数： [pic]390
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本秒表计时器用于体育竞赛及各种要求有较精确时的各领域。此计时器是用一块专用的
芯片，用VHDL语言描述的。它除开关、时钟和显示功能以外，它还包括1/100s计时器所
有的控制和定时功能，其体积小，携带方便。
计时器的设计功能：
（1） 精度应大于1/100s
（2） 计时器的最长计时时间为1小时
在一般的短时间计时应用中，1小时应该足够了。为此需要一个6位显示器，显示最长时
间为59分59.99秒。
（3） 设置复位和启/停开关
复位开关用来使计时器清0，并作好清0准备。启/停开关的使用方法与传统的机械计时器
相同，即按一下启/停开关，启动计时器开始计时，再按一下启/停开关计时终止。复位
开关可以在任何情况下使用，即使在计时过程中，只要按一下复位开关，计时进程应立
即终止，并对计时器清零。
设计方案：
为了便于描述，将整个计时控制芯片分成5个子模块：键输入子模块（keyin）,时钟产生
子模块（clkgen）,控制子模块（ctrl）,定时计数子模块（cntclk）和显示子模块（di
sp）,各模块之间信号连接关系的方框图如下：
芯片设计：
各模块程序及生成的符号文件如下：
keyin模块设计
该模块的描述是为了产生单个复位脉冲res和启停脉冲stst.整个功能模块用两个进程语
句描述。
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity keyin is
port(reset,start_stop,clk :in std_logic;
res,stst
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