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第9章 结 构 建 模
本章讲述 Verilog HDL 中的结构建模方式。结构建模方式用以下三种实例语句描述：
Gate 实例语句
UDP 实例语句
Module 实例语句
第5章和第 6章已经讨论了门级建模方式和 UDP建模方式，本章讲述模块实例语句。
9.1 模块
Verilog HDL 中，基本单元定义成模块形式，如下所示 :
module module_name (port_list);
Declarations_and_Statements
endmodule
端口队列 port_list列出了该模块通过哪些端口与外部模块通信。
9.2 端口
模块的端口可以是输入端口、输出端口或双向端口。缺省的端口类型为线网类型（即
wire类型）。但是，端口可被显式地指定为线网。输出或输入输出端口能够被重新声明为 reg型
寄存器。无论是在线网说明还是寄存器说明中，线网或寄存器必须与端口说明中指定的长度
相同。下面是一些端口说明实例。
module Micro (PC, Instr, NextAddr
);
//端口说明
input [3:1] PC;
output [1:8] Instr;
inout [16:1] NextAddr ;
//重新说明端口类型：
wire [16:1] NextAddr; // 该说明是可选的，但如果指定了，就必须与它的端口说明保持相同长度。
reg [1:8] Instr;
// Instr已
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