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第6章 用户定义的原语
在前一章中，我们介绍了 Verilog HDL 提供的内置基本门。本章讲述 Verilog HDL指定用户
定义原语 UDP的能力。
U D P 的实例语句与基本门的实例语句完全相同，即 U D P 实例语句的语法与基本门的实例
语句语法一致。
6.1 UDP的定义
使用具有如下语法的 UDP说明定义 UDP。
primitive UDP_name ( OutputName, List_of_inputs
)
Output_declaration
List_of_input_declarations
[Reg_declaration ]
[ I n i t i a l _ s t a t e m e n t]
table
List_of_tabel_entries
endtable
endprimitive
U D P的定义不依赖于模块定义，因此出现在模块定义以外。也可以在单独的文本文件中
定义 UDP。
U D P只能有一个输出和一个或多个输入。第一个端口必须是输出端口。此外，输出可以
取值 0、1或x( 不允许取 z值)。输入中出现值 z以x 处理。 UDP的行为以表的形式描述。
在UDP中可以描述下面两类行为：
1) 组合电路
2) 时序电路 (边沿触发和电平触发 )
6.2 组合电路UDP
在组合电路 U D P 中，表规定了不同的输入组合和相对应的输出值。没有指定的任意组合
输出为 x。下面以 2-1 多路
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