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一种基于FPGA的AES加解密算法设计与实现

资料介绍

摘　要:设计了一种用于低端设备、低功耗的AES（advanc edencryption standard）加解密硬件模块．混合设计加解密算法，减少了资源占用，使设备在较低的时钟频率下保持较高的性能，在20MHz时，加解密速度仍可达128Mbit／s．[著者文摘]

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