资料介绍
第一节、Verilog的基础语言知识
综述
程序结构
词法习俗
运算符和表达式
控制结构
其它语句
任务和函数结构
时序控制
第二节、仿真
练习一．简单的组合逻辑设计
练习二. 简单时序逻辑电路的设计
练习三. 利用条件语句实现较复杂的时序逻辑电路
练习四. 设计时序逻辑时采用阻塞赋值与非阻塞赋值的区别
练习五. 用 always 块实现较复杂的组合逻辑电路
练习六. 在 Verilog HDL 中使用函数
练习七. 在 Verilog HDL 中使用任务（task）
练习八. 利用有限状态机进行复杂时序逻辑的设计
练习九.利用状态机的嵌套实现层次结构化设计
练习十. 通过模块之间的调用实现自顶向下的设计
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