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智能全数字锁相环的设计
智能全数字锁相环的设计
摘要：
在FPGA片内实现全数字锁相环用途极广。本文在集成数字锁相环74297的基础上进行改进
，设计了锁相状态检测电路，配合CPU对环路滤波参数进行动态智能配置，从而使锁相环
快速进入锁定状态，在最短时间内正常工作并且提高输出频率的质量。
关键词： 全数字锁相环 数字环路滤波器 数字单稳态振荡器
1 引言
数
字锁相环路已在数字通信、无线电电子学及电力系统自动化等领域中得到了极为广泛的
应用。随着集成电路技术的发展，不仅能够制成频率较高的单片集成锁相环
路，而且可以把整个系统集成到一个芯片上去。在基于FPGA的通信电路中，可以把全数
字锁相环路作为一个功能模块嵌入FPGA中，构成片内锁相环。
锁
相环是一个相位误差控制系统。它比较输入信号和振荡器输出信号之间的相位差，从而
产生误差控制信号来调整振荡器的频率，以达到与输入信号同频同相。所谓全
数字锁相环路(DPLL)就是环路部件全部数字化，采用数字鉴相器（DPD）、数字环路滤波
器(DLF)、数控振荡器(DCO)构成的锁相环路，其组成框 图见图1示。
[pic]
当锁相环中的鉴相器与数控振荡器选定后，锁相环的性能很大程度依赖于数字环路滤波
器的参数设置。
2 K计数器的参数设置
74297中的环路滤波器采用了K计数器。其功能就是对相位误差序列计数即滤波，并输出
相应的进位脉冲或是借位脉冲，来调整I/D数控振荡器输出信号的相位（或频率），从而
实现相位控制和锁定。
K
计数器中K值的选取需要由四根控制线来进行控制，模值是2的N次幂。在锁相环路同步的
状态下，鉴相器既没有超前脉冲也没有滞后脉冲输出，所以K计数器通常
是没有输出的；这就大大减少了由噪声引起的对锁相环路的误控作用。也就是说，K计数
器作为滤波器，有效地滤除了噪
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