3D透视校正纹理映射矩阵电路设计及实现

3D图形硬件加速中,纹理映射属于像素处理阶段,透视校正中的纹理地址计算的特点是计算量大,且有实时性要求.本文设计了一个流水线脉动阵列结构来提高数据吞吐量.阵列的处理器单元(PE)为基于IEEE 754单精度的32位浮点乘累加器,同时计算纹理坐标的除法电路也为单精度.
３Ｄ透视校正纹理映射矩阵电路设计及实现＋
周珍艮Ｌ２。郭立１
（１．中国科学技术大学电子科学与技术系，安徽合肥２３００２６；
２．铜陵学院电气工程系，安徽铜陵２４４０００）


摘要：３Ｄ图形硬件加速中．纹理映射属于像素处理阶段，透视校正中的纹理地址计算的特点是
计算量大．且有实时性要求。本文设计了一个流水线脉动阵列结构来提高数据吞吐量。阵列的赴理器
单元（ＰＥ）为基于ＩＥＥＥ ７５４单精度的３２住浮点乘累加器，同时计算纹理坐标的除法电路也为单精度。
关键词：脉动阵列处理单元纹理映射ＦＰＧＡ



Ｄｅｓｉｇｎ ａＩｌｄ ｉｍｐｌｅｍｅｎｔａｔｉｏｎ《
ｍａｔｒｉｘ ｃｉｒｃｕｉｔ ｆｏｒ ３Ｄ ｐｅｒｓｐｅｃｔｉＶｅ ｃｏｒｒｅｃｔ ｔｅｘｔｕｒｉｎｇ ｍａｐｐｉｎｇ