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FPGA 入门课程 3-分频器
第三节分频器
8 分频器;
例:输入为 50Mhz 占空比为(高低电平持续时间的比值)50%的时钟,将其 8 分频后输出
分析:将 50Mhz8 分频频率为 50/8=6.25Mhz 周期为 20ns*8=160ns，高电平持续时间是
80ns，低电平持续时间是 80ns，因此可以用 50Mhz 作为计数器的触发时钟，当从 0 计数到
3 时，保持高电平即 20ns*4=80ns，计数从 4 到 7 时是低电平即可实现 8 分频。
注释:由于初学者对波形理解比较模糊，建议大家先画出波形在进行代码编写，这是很好的
设计习惯。
绘制波形如图 1
pi_clk
div_cnt 0 1 2 3 4 5 6 7
clk_c
图 1 分频器波形设计
当把分频器的波形图绘制出来之后,是不是大家已经觉得分频器的代码实现已经很简单
了，只需要实现一个 divider counter 和 一个根据 divider counter 计数器数值产生的高低电
平信号即可。
Verilog 代码实现
//完整的代码
//frequence_divider_8.v
module frequence_divider_8(
input wire pi_clk,
input wire rst_n,
output wire
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