Virtex-7 FPGA Gen3 Integrated Block Completion timeout机制

任何一种 split 交易协议都存在 Requesters 得不到期望的 Completion 的风险。为了允许 Requesters 使用一种标准方式从这种情况下恢复，规定了 Completion timeout机制。
Virtex-7 FPGA Gen3 Integrated Block Completion timeout 机制
任何一种 split 交易协议都存在 Requesters 得不到期望的 Completion 的风险。为了
允许 Requesters 使用一种标准方式从这种情况下恢复， 规定了 Completion timeout
机制。
PCIE 规范规定发出需要 Completions 的 Requests 的 PCIE 设备必须实现 Completion
Timeout 机制。配置 Requests 除外。PCIE 设备每发出一个需要 Completions 的
Requests，Completion timeout 机制被激活。PCIE Root Complexes, PCI Express-PCI
Bridges, 和 Endpoints 需要实现 Completion timeout 机制。Switches 不需要主动发
起操作，因而不需要 Completion timeout。
Completion timeout 可以通过配置软件禁止。配置寄存器 Device Control 2 的
bit 4 控制 Completion Timeout 的禁止。




在V7的Gen3 Integrated Block中，对Completion Timeout的实现有一些特殊的地
方，在应用时需要加以注意。
首先，配置寄存器Device Control 2的bit[3:0]规定了Completion timeout的值，bit4
控制Completion timeout的disable。这一部分和规范一致。




此外，在Gen3 Integrated Block的属性里面