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> quartus警告.pdf
quartus警告.pdf
上传用户:
wanghf
上传日期:2010-03-25
文件类型:PDF
文件大小:84.93K
资料积分:0分
积分不够怎么办?
资料介绍
quartus警告.pdf1.Found clock-sensitive change during active clock edge at time
on register "
"
原因:vector source file 中时钟敏感信号(如:数据,允许端,清零,同步加
载等)在时钟的边缘同时变化。而时钟敏感信号是不能在时钟边沿变化的。其后
果为导致结果不正确。
措施:编辑 vector source file
2.Verilog HDL assignment warning at
: truncated value
with size
to match size of target (
原因:在 HDL 设计中对目标的位数进行了设定,如:reg[4:0] a;而默认为 32 位,
将位数裁定到合适的大小
措施:如果结果正确,无须加以修正,如果不想看到这个警告,可以改变设定的位数
3.All reachable assignments to data_out(10) assign '0', register
removed by optimization
原因:经过综合器优化后,输出端口已经不起作用了
4.Following 9 pins have nothing, GND, or VCC driving datain port --
changes to this connectivity may change fitting results
原因:第 9 脚,空或接地或接上了电源
措施:有时候定义了输出端口,但输出端直接赋‘0’,便会被接地,赋‘1’接电源。
如果你的设计中这些端口就是这样用的,那便可以不理会这些 warning
5.Found pins functioning as u
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yzx533
· 2010-04-15 19:00:44
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