高速可重构AES的设计与实现

提出一种可重构AES硬件架构,对加/解密运算模块和密钥扩展模块进行了可重构设计,使其能够适配128bit、192bit、256bit三种密钥长度的AES算法,并针对列混合模块进行了结构优化.在FPGA上进行了验证与测试,并在0.18μm SMIC工艺下进行了逻辑综合及布局布线.结果表明其核心时钟频率为270MHz,吞吐量达到3.4Gb/s,能够满足高性能的密码处理要求.
高速可重构ＡＥＳ的设计与实现
任巧，戴紫彬，李伟
（解放军信息工程大学电子技术学院，河南郑州４５０００４）


摘 要：提出一种可重构ＡＥＳ硬件架构，对加／解密运算模块和密钥扩展模块进行了可重构设
计，使其能够适配１２８ｂｉｔ、１９２ｂｉｔ、２５６ｂｉｔ三种密钥长度的ＡＥＳ算法，并针对列混合模块进行了结构优
化。在ＦＰＧＡ上进行了验证与测试，并在０．１８１山ｍ ＳＭＩＣ工艺下进行了逻辑综合及布局布线。结果表明
其核心时钟频率为２７０ＭＨｚ，吞吐量达到３．４Ｇｂ／ｓ，能够满足高性能的密码处理要求。
关键词：可重构；ＡＥＳ；密钥扩展；列混合


Ｄｅｓｉｇｎ ａｎｄ ｉｍｐｌｅｍｅｎｔａｔｉｏｎ ｏｆ ｈｉｇｈ ｓｐｅｅｄ ｒｅｃｏｎｆｉｇｕｒａｂｌｅ ＡＥＳ

ＲＥＮ Ｑｉａｏ，ＤＡＩ Ｚｉ Ｂｉｎ，ＬＩ Ｗｅｉ