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利用 2.1i 版软件约束 Virtex 设计

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一个设计高速度XC9500XV的规划

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利用 CoolRunner-II CPLD 进行高速设计

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一个3/4/5/6X路对200 Mb / s到1000 Mb / s串行接口的单频正弦信号电路

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高级 ChipSync 应用

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针对 Spartan-3E FT256 BGA 封装的四层和六层高速 PCB 设计（中文版）

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利用数控阻抗:信号完整性和功耗的考虑

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加速系统设计需要高密度的连接与有针对性的参考设计

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Virtex-5 FPGA Interface to a JESD204A Compliant ADC

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使用 2.1i 版 Xilinx 设计管理器和流程引擎 (DMFE)(

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2.1i 版 FPGA 编辑器

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2.1i 版布局规划器支持 Virtex FPGA

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利用 6.2i 布局规划器创建 RPM

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PACE 实现前的管脚布局创建

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利用 Virtex-4 EasyPath FPGA 的“在系统 ECO”功能

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采用分区技术的增量设计重用（中文版）

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反思自己的数百万的门级fpga的验证策略

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