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DSP/FPGA
如何计算FPGA设计频率
发布日期：2009-3-6 13:00:16 文章来源：搜电 浏览次数： [pic]192
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我们的设计需要多大容量的芯片?我们的设计能跑多快?这是经常困扰工程师的两个问题
.对于前一个问题,我们可能还能先以一个比较大的芯片实现原型,待原型完成再选用大小
合适的芯片实现.对于后者,我们需要一个比较精确的预估,我们的设计能跑50M,100M
还是133M?
首先让我们先来看看Fmax
是如何计算出来的.图(1)是一个通用的模型用来计算FPGA的.我们可以看出,Fmax
受Tsu , Tco , Tlogic 和 Troute 四个参数影响.( 由于使用FPGA
全局时钟,时钟的抖动在这里不考虑).
时钟周期 T = Tco + Tlogic + Troute + Tsu
时钟频率 Fmax = 1/Tmax
其中:
Tco : D 触发器的输出延时
Tlogic : 组合逻辑延时
Troute : 布线延时
Tsu : D 触发器的建立时间
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图( 1 ) 时钟周期的计算模型
由图(1)可以看出,在影响Fmax 的四个参数中,由于针对某一个器件Tsu 和Tco
是固定的,因此我们在设计中需要考虑的参数只有两个Tlogic
和Troute.通过良好的设计以及一些如Pipeline 的技巧,我们可以把Tlogic 和Troute
控制在一定的范围内.达到我们所要求的Fmax.
经验表明一个良好的设计,通常可以将组合逻辑的层次控制在4 层以内,即( Lut
Levels <=4 ) .而Lut Levels( 组合逻辑的层次 )将直接影响Tlogic 和Troute
的大小. 组合逻辑的层次多,则Tlogic 和Troute 的延时就大,反之,
组合逻辑的层次少,则Tl
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