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DSP/FPGA
Xilinx ISE 使用入门手册3
发布日期：2009-3-6 13:17:00 文章来源：搜电 浏览次数： [pic]1641
[pic][pic][pic]3）逻辑综合（Synthesize）
选中Synthesize选项，点[pic]
进行参数设置，[pic]可以对任何操作进行参数设置。设置完成后，双击Synthesize选项
，或右键选择Run选项。对其他两个VHDL程序进行同样的操作。
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图4.35 综合参数设置示意图
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图4.36 综合完成后界面
4）设计中的有关仿真
(1) 创建Testbench波形源文件
在工程项窗口Project Window的源文件中选中count_t.vhd
，用鼠标右点，在弹出的窗口中选择New
Source（如图4.37所示），出现New对话框，再选择Test Bench
Waveform文件类型，并输入文件名wave_1，点击下一步，再点击下一步，完成创建并进
行初始化时间设置（如图4.38所示）。
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图4.37 选中源文件并创建Testbench波形文件
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图4.38 创建Testbench波形文件的初始化时间设置
(2) 设置输入信号初始值
根据被仿真模块的设计要求，对各个输入信号进行初始化设置（如图4.39所示）。初始
化设置完毕后将testbench文件存盘，这时HDL
Bencher会提示我们设置希望仿真的时钟周期数（默认值为1），设置完毕后点击OK退出
HDL Bencher。
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图4.39 输入信号的初始设置
(3) 生成预期的输出响应
由于系统时钟为50MHz，要分频实现1Hz时钟波形过长，因此，下面以sec_1.vhd为例介绍
仿真。
选择对应sec_1.vhd的仿真波形文件wave_3.t
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