资料介绍
DSP/FPGA
介绍状态机的一种书写方式
发布日期：2009-3-22 11:02:41 文章来源：搜电 浏览次数： [pic]69
[pic][pic][pic]借用zqadam的逻辑改的：
`define S1 0
`define S2 1
`define S3 2
`define S4 3
`define S5 4
`define S6 5
`define S7 6
`define S8 7
module clk_gen2 (clk,reset,clk1,clk2,clk4,fetch,alu_clk);
input clk,reset;
output clk1,clk2,clk4,fetch,alu_clk;
wire clk,reset;
reg clk2,clk4,fetch,alu_clk;
reg[7:0] state,next_state;
wire s_s1 = state[`S1];
wire s_s2 = state[`S2];
wire s_s3 = state[`S3];
wire s_s4 = state[`S4];
wire s_s5 = state[`S5];
wire s_s6 = state[`S6];
wire s_s7 = state[`S7];
wire s_s8 = state[`S8];
assign clk1 = ~clk;
//----------------------状态机-----------------
//状态机的时序逻辑
always @(negedge clk)
state <= next_state;
//状态机的组合逻辑（可能没有实际的组合电路），仅表示状态跳转，
//增强代码的可读性
//既然是时钟发生器，最好不要用reset，否则复位将导致时钟中断，
//特别时钟要输出给其它模块或其它游器件用的时候
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