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EDA/PLD
高分辨率ADC 的板布线
发布日期：2009-3-6 22:25:42 文章来源：搜电 浏览次数： [pic]153
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高速ADC(模/数变换器)是各种应用领域(如质谱仪，超声，激光雷达/雷达，电信收发机
模块等)中关键的模拟处理元件。无论应用是基于时域或频域，都需要ADC最高的动态性
能。更快和更高分辨率的ADC，可使超声系统具有更详明的图像，使通信系统具有更高数
据的处理能力。
随着14 位或更高分辨率ADC
的采样率继续提高到百兆采样范围，随之而来的是系统设计人员必须成为时钟设计和分
配及板布线方面的专家。
本文描述的是系统设计方面的一些关键性问题，特别关注印制电路板(PCB)地和电源平面
布线技术。现代化的ADC需要现代化的板设计。没有精确的时钟源或仔细设计的板布线，
则高性能变换器将达不到其性能指标。
单IF外差接收机结构和高级的功率放大器线性化算法，正在对ADC
性能提出要求。这样的系统正在把变换器的固有抖动性能推向低于1/2
PS。同样，测试仪器工程师需要在宽带内有非常低的噪声性能，以便高级频谱分析仪开
发。
因此，高速数据变换系统中最重要的子电路是时钟源。这是因为时钟信号的定时精度会
直接影响ADC 的动态性能。
为了使这种影响最小，ADC
时钟源必须具有非常低的定时抖动或相位噪声。若在选择时钟电路时不考虑这种因数，
则系统动态性能不会好。这与前端模拟输入电路的质量或变换器的固有抖动性能无关。
精确的时钟在精确的时间间隔总能提供沿转换。
实际上，时钟沿在连续变化的时间间隔到达。因此，这种定时的不确定性，可以借助数
据变换过程综合评估采样波形的信噪比。
最大时钟抖动由下式确定：
Tj(rms)=(VIN(p-p) /VINFSR）×(1/(2(N+1)×π×fin
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