资料介绍
EDA/PLD
当今IT产业的发展日新月异，对硬件设备的要求也越来越高，硬件设计师们面临如何设
计高速高密度PCB的难题。常言道，工欲善其事，必先利其器，这也是越来越多的设计师
放弃低端的PCB设计工具，进而选择Cadence等公司提供的高性能PCB EDA软件的原因。
但是这种变革必然会带来这样或那样的问题。由于接触和使用较早等原因，国内的
Protel用户为数众多，他们在选择Cadence高速PCB解决方案的同时，都面临着如何将手
头的Protel设计移植到Cadence PCB设计软件中的问题。
在这个过程当中碰到的问题大致可分为两种：一是设计不很复杂，设计师只想借助
Cadence
CCT的强大自动布线功能完成布线工作；二是设计复杂，设计师需要借助信噪分析工具来
对设计进行信噪仿真，设置线网的布线拓扑结构等工作。
对于第一种情况，要做的转化工作比较简单，可以使用Protel或Cadence提供的Pro
tel到CCT的转换工具来完成这一工作。对于第二种情况，要做的工作相对复杂一些，下
面将这种转化的方法作一简单的介绍。
Cadence信噪分析工具的分析对象是Cadence
Allegro的brd文件，而Allegro可以读入合乎其要求的第三方网表，Protel输出的Telex
is格式的网表满足Allegro对第三方网表的要求，这样就可以将Protel文件注入Allegro
。
这里有两点请读者注意。首先，Allegro第三方网表在$PACKAGE段不允许有“.”；其
次，在Protel中，我们用BasName[0:N]的形式表示总线，用BasName[x]表示总线中的一
根信号，Allegro第三方网表中总线中的一根信号的表示形式为Bas
NameX，读者可以通过直接修改Protel输出的Telexis网表的方法解决这些问题。
Allegro在注入第三方
我要上传