资料介绍
EDA/PLD
[提问]
在高速设计中，如何解决信号的完整性问题？差分布线方式是如何实现的？对于只有一
个输出端的时钟信号线，如何实现差分布线？
[解答]
信号完整性基本上是阻抗匹配的问题。而影响阻抗匹配的因素有信号源的架构和输出阻
抗(output
impedance)，走线的特性阻抗，负载端的特性，走线的拓朴(topology)架构等。解决的
方式是靠端接(termination)与调整走线的拓朴。
差分对的布线有两点要注意，一是两条线的长度要尽量一样长，另一是两线的间距(此间
距由差分阻抗决定)要一直保持不变，也就是要保持平行。平行的方式有两种，一为两条
线走在同一走线层(side-by-side)，一为两条线走在上下相邻两层(over-
under)。一般以前者side-by-side 实现的方式较多。
要用差分布线一定是信号源和接收端也都是差分信号才有意义。所以对只有一个输出端
的时钟信号是无法使用差分布线的。
高速时钟信号的差分布线
会使高频信号能量衰减的原因一是导体本身的电阻特性(conductor loss),
包括集肤效应(skin effect), 另一是介电物质的dielectric
loss。这两种因子在电磁理论分析传输线效应(transmission line effect)时,
可看出他们对信号衰减的影响程度。差分线的耦合是会影响各自的特性阻抗,
变的较小, 根据分压原理(voltage divider)这会使信号源送到线上的电压小一点。
至于, 因耦合而使信号衰减的理论分析我并没有看过, 所以我无法评论。
对差分对的布线方式应该要适当的靠近且平行。
所谓适当的靠近是因为这间距会影响到差分阻抗(differential impedance)的值,
此值是设计差分对的重要参数。 需要平行也是因为要保持差分阻抗的一致性。
若两线
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