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XilinxPCIe带DMA,烧入V5平台验证过的

资料介绍

Xilinx PCIe 带 DMA,烧入V5平台验证过的,内有pdf文档详细的教程,windows驱动和应用界面也在里面,全面的一目了然的资料

PCI_express_DMA_Freeware_Virtex-5\DMA_Freeware\pcie_ml505esx1_prj\ml505cg\endpoint_blk_plus_v1_5\doc\pcie_blk_plus_ds551.pdf
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.................................\............\..................\.......\......................\...\pcie_blk_plus_ug341.pdf
.................................\............\..................\.......\......................\example_design\BMD.v
.................................\............\..................\.......\......................\..............\BMD_64.v
.................................\............\..................\.......\......................\..............\BMD_64_RX_ENGINE.v
.................................\............\..................\.......\......................\..............\BMD_64_TX_ENGINE.v
.................................\............\..................\.......\......................\..............\BMD_EP.v
.................................\............\..................\.......\......................\..............\BMD_EP_MEM.v
.................................\............\..................\.......\......................\..............\BMD_EP_MEM_ACCESS.v
.................................\............\..................\.......\......................\..............\BMD_INTR_CTRL.v
.................................\............\..................\.......\......................\..............\BMD_TO_CTRL.v
.................................\............\..................\.......\......................\..............\EP_MEM.v
.................................\............\..................\.......\......................\..............\pci_exp_1_lane_64b_ep.v
.................................\............\..................\.......\......................\..............\pci_exp_64b_app.v
.................................\............\..................\.......\......................\..............\xilinx_pci_exp_1_lane_ep.v
.................................\............\..................\.......\......................\..............\xilinx_pci_exp_1_lane_ep_product.v
.................................\............\..................\.......\......................\..............\xilinx_pci_exp_blk_plus_1_lane_ep-XC5VLX50T-FF1136-1_ES.ucf
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.................................\............\..................\.......\......................\.........\endpoint_blk_plus_v1_5_top.bld
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.................................\............\..................\.......\......................\.........\pcie_x1_plus_v1_5es_imp.ace
.................................\............\..................\.......\......................\.........\results\mapped.map
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.................................\............\..................\.......\......................\.........\.......\mapped.ncd
.................................\............\..................\.......\......................\.........\.......\mapped.pcf
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.................................\............\..................\.......\......................\.........\.......\routed.bgn
.................................\............\..................\.......\......................\.........\.......\routed.bit
.................................\............\..................\.......\......................\.........\.......\routed.drc
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.................................\............\..................\.......\......................\.........\.......\routed.pad
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.................................\............\..................\.......\......................\.........\.......\routed.unroutes
.................................\............\..................\.......\......................\.........\.......\routed.xpi
.................................\............\..................\.......\......................\.........\.......\routed_pad.csv
.................................\............\..................\.......\......................\.........\.......\routed_pad.txt
.................................\............\..................\.......\......................\.........\.......\timing.twr
.................................\............\..................\.......\......................\.........\xilinx_pci_exp_1_lane_ep_inc.xst
.................................\............\..................\.......\......................\.........\xst.scr
.................................\............\..................\.......\......................\.........\xst.srp
.................................\............\..................\.......\......................\.........\_impactbatch.log
.................................\............\..................\.......\......................\pcie_blk_plus_release_notes.txt
.................................\............\..................\.......\......................\simulation\board.v
.................................\............\..................\.......\......................\..........\board_common.v
.................................\............\..................\.......\......................\..........\dsport\dsport_cfg.v
.................................\............\..................\.......\......................\..........\......\pci_exp_1_lane_64b_dsport.v
.................................\............\..................\.......\......................\..........\......\pci_exp_expect_tasks.v
.................................\............\..................\.......\......................\..........\......\pci_exp_usrapp_cfg.v
.................................\............\..................\.......\......................\..........\......\pci_exp_usrapp_com.v
.................................\............\..................\.......\......................\..........\......\pci_exp_usrapp_rx.v
.................................\............\..................\.......\......................\..........\......\pci_exp_usrapp_tx.v
.................................\............\..................\.......\......................\..........\......\xilinx_pci_exp_downstream_port.v
.................................\............\..................\.......\......................\..........\......\xilinx_pci_exp_dsport.v
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.................................\............\..................\.......\......................\..........\..........\board_rtl_x01_ncv.f
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.................................\............\..................\.......\......................\..........\.....\novas.rc
.................................\............\..................\.......\......................\..........\.....\run.f
.................................\............\..................\.......\......................\..........\.....\run_2.f
.................................\............\..................\.......\......................\..........\.....\rx.dat
.................................\............\..................\.......\......................\..........\.....\simulate_mti.do
.................................\............\..................\.......\......................\..........\.....\transcript
.................................\............\..................\.......\......................\..........\.....\tx.dat
.................................\............\..................\.......\......................\..........\.....\usapp_tx_rx.rc
.................................\............\..................\.......\......................\..........\.....\vsim.wlf
.................................\............\..................\.......\......................\..........\.....\wave_rx.do
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.................................\............\..................\.......\......................\..........\tests\BMD_cfg_tests.v
.................................\............\..................\.......\......................\..........\.....\BMD_rd_tests.v
.................................\............\..................\.......\......................\..........\.....\BMD_rd_wr_tests.v
.................................\............\..................\.......\......................\..........\.....\BMD_wr_tests.v
.................................\............\..................\.......\......................\..........\.....\pio_tests.v
.................................\............\..................\.......\......................\..........\.....\sample_tests1.v
.................................\............\..................\.......\......................\..........\.....\tests.v
.................................\............\..................\.......\......................\..........\xilinx_pci_exp_cor_ep.f
.................................\............\..................\.......\......................\..........\xilinx_pci_exp_defines.v
.................................\............\..................\.......\endpoint_blk_plus_v1_5.ngc
.................................\............\..................\.......\endpoint_blk_plus_v1_5.v
.................................\............\..................\.......\endpoint_blk_plus_v1_5.veo
.................................\............\..................\.......\endpoint_blk_plus_v1_5.xco
.................................\............\..................\.......\endpoint_blk_plus_v1_5_flist.txt
.................................\............\..................\.......\endpoint_blk_plus_v1_5_pcie_blk_plus_gen_1_vhdl.prj
.................................\............\..................\.......\endpoint_blk_plus_v1_5_xmdf.tcl
.................................\............\..................\.......\ml505cg.cgp
.................................\............\........55x4_prj\ml555cg\coregen.log

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XilinxPCIe带DMA,烧入V5平台验证过的
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