资料介绍
VHDL综合VHDL 综合
VHDL主要部件
硬件层次 主要单元 (定义外部接口） 实体(entity) 配置(configuration) 软件包(packege) 次级单元(实现主要设计单元)
结构(architecture) 包体(package body)
软件层次
实体-结构 对
input1 output1
Entity
inputn
Symbol
outputn
Architecture
Schematic
a b c d sel
2
D Q
mux_out
clk
ENA CLRN
clr
半加器VHDL描述― ― 实体
--The entity declaration Entity Half_adder is port ( X：in Bit; Y：in Bit; Sum ：out Bit; Carry：out Bit)； end Half_adder;
半加器VHDL描述― ― 结构体
― The architecture body： architecture Behavioral_description of Half_adder is begin process sum <= X xor Y after 5 ns. Carry <= X and Y after 5 ns. wait on X，Y； end process； end Behavioral_description；
全加器― ― 外部接口
全加器― ― 内部结构
entity Full_adder is port ( A： in Bit； B： in Bit； Carry_in： in Bit； sum： out Bit； Carry_out： out Bit)； end Full_adder; architecture behavioral_vie
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