在FPGA上实现H_264AVC视频编码标准

在FPGA上实现H_264AVC视频编码标准通信与计算机
■　　Ｘｉｌｉｎｘ公司　　　Ｗｉｌｓｏｎ　Ｃ．　Ｃｈｕｎｇ

在　FPGA 　 上实现 H.264/AVC 　视频编码标准
尽管 Ｈ．２６４／ＡＶＣ承诺将比已有 视频编码标准具有更高的编码效 率， 它仍为系统架构师、 ＤＳＰ　工程 师和硬件设计人员带来了巨大的工 程设计挑战。 Ｈ．２６４／ＡＶＣ　标准引入 了自　１９９０　年推出　Ｈ．２６１　之后视频编 码标准演进过程中出现的大部分重 大改变和算法间断　（ａｌｇｏｒｉｔｈｍｉｃ ｄｉｓｃｏｎｔｉｎｕｉｔｉｅｓ）。 实现　Ｈ．２６４／ＡＶＣ　 编码标准所需 的算法计算复杂度、 数据局部性， 以及算法和数据并行性， 常常会直 开发成本。 码器的复杂度的典型情况。 请注意， 在表　１　中， 运动估计、 宏块／块处

复杂度分析
为了实现实时　Ｈ．２６４／ＡＶＣ　 标准 清晰度　（ＳＤ）　或高清晰度　（ＨＤ）　 分辩 率编码解决方案， 系统架构师常常 需要使用多个　ＦＰＧＡ　和可编程　ＤＳＰ。

理（包括模式决策）， 以及运动补偿 模块是基本候选硬件加速单元。 然而， 单凭计算复杂度并不能 决定一个功能模块是否应映射为硬 件或是使其保持为软件。 为了评估

为了说明所需计算的巨大复杂度， 在由　ＦＰＧＡ、可编程　ＤＳＰ或通用主 先探讨一下　Ｈ．２６４／ＡＶＣ　 编码器的典 型运行时的周期要求。Ｈ．２６４／ＡＶＣ 编码器基于由联合视频工作组 （ＪＶＴ）提供的软件模型， 该工作组由 处理器混合组成的平台上实现 Ｈ．２６４／ＡＶＣ　编码标准时， 软件和硬 件分割的可行性， 需要分析将会影 响整体设计决策的大量架构问题。 数据局部性。 在同步设计中， 按照特定的顺序和粒度访问内存， 同时根据延迟、 总线竞争、 对准、 ＤＭＡ　传输率以及所用内存的类型 （如　ＺＢＴ　 内存、ＳＤＲＡＭ 和　ＳＲＡＭ 等）使时钟周期数降至最小的能