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设计最佳的时钟电路设计最佳的时钟电路
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设计最佳的时钟电路
CDMA 事业部 眭诗菊
高速数字电路设计超越了简单的“1”与“0”的世界而进入模拟电路领 域，避免传输线效应造成的系统故障是设计师们必须认真解决的问题。本文 通过对 49FCT3807 与 SDRAM（HY57V281620AT）的一驱一和一驱二时钟 电路的 SI（信号完整性）分析和参数的优化举例，使硬件设计工程师和 PCB 设计工程师了解在设计时需要考虑和注意之处。从文中的参数分析可以看出 在高速电路中，PCB 已经是电路的不可分的一部分。
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1. 一驱一时钟（49FCT3807-SDRAM） 1.1 网络拓扑 由于 3807 的输出阻抗只有 6~10 欧姆左右，时钟网络的印制线特征阻抗一般设计为 50 欧姆，在 原理图设计时，3807 的输出端应加防反射串联电阻，其拓扑如图 1。
图 1 一驱一时钟网络拓扑 图 2 为加了串阻和没有加串阻的波形比较。
图2
加了串阻（黑色）和没有加串阻（红色）的波形比较
从图可以明显看出，加了串阻之后在接收端的反射电压下降，振铃现象减弱，因而噪声裕度增加。 噪声裕度（Noise Margin）的测量见图 3。 NoiseMarginHigh 是指接收端在“1”电平时的电压的最小 值与电压阈值 Vih 之差； NoiseMarginLow 是指接收端在“0”电平时电压阈值 Vil 与电压的最大值之 差；通常噪声裕度 Noise Margin 指 NoiseMarginHigh 和 NoiseMarginLow 中的较小者。
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图3
噪声裕度（Noise Margin）的测量
1.2 串阻阻值的选定 取时钟网络的印制线特征阻抗为 50 欧姆，对图 1 中的电阻从 22 ~ 58 欧姆进行扫描。接收端的波 形如图 4。串
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