Synopsys_DC中文教程

Synopsys_DC中文教程，
ADVANCED ASIC CHIP
SYNTHESIS
提纲
综合的定义
ASIC design flow
Synopsys Design Compiler的介绍
Synopsys technology library
Logic synthesis的过程
Synthesis 和 layout的接口――LTL
Post_layout optimization
SDF文件的生成
综合的定义
逻辑综合：决定设计电路逻辑门的相互连接。
逻辑综合的目的：决定电路门级结构、寻求时序和与面积的平
衡、寻求功耗与时序的平衡、增强电路的测试性。
逻辑综合的过程：首先，综合工具分析HDL代码，用一种模型
(GTECH) ，对HDL进行映射，这个模型是与技术库无关的；然后，
在设计者的控制下，对这个模型进行逻辑优化；最后一步，进行
逻辑映射和门级优化，将逻辑根据约束，映射为专门的技术目标
单元库（target cell library）中的cell，形成了综合后的网
表。
ASIC design flow
IP and Library Design
Verified RTL
Models Constraints


Logic Synthesis optimization&scan insertion
Static Timing Analysis


no