FPGA开发讲座2:掌握Verilog的设计利器（ppt）

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FPGA开发基础公益培训（第2讲）



掌握Verilog的设计利器
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主要内容
Verilog基本语法不设计方法
Verilog系统设计原则不技巧
Verilog进行典型电路的设计
进一步认识数字电路（1） 可靠性

数字电路：完成对电信号的组合逻辑和时序逻辑的变换。 速度

组合逻辑电路：
【单bit信号的变换过程】 信号的变换是“立即”发生。
1

理想信号
0 亚稳态
稳态 1

稳态 时序逻辑电路：
实际信号 在沿变时才会发生变换。
0 1
所有的数字信号其实都是模拟信号！信号
实际信号
电平的翻转会经历稳态->亚稳态->稳态。
示意图 0