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降低FPGA功耗的设计技巧

资料介绍
使用这些设计技巧和ISE功能分析工具来控制功耗。


降低FPGA功耗的设计技巧


使用这些设计技巧和ISE功能分析工具来控制功耗

  
新一代 FPGA的速度变得越来越快,密度变得越来越高,逻辑资源也越来越多。那么如何
才能确保功耗不随这些一起增加呢?很多设计抉择可以影响系统的功耗,这些抉择包括
从显见的器件选择到细小的基于使用频率的状态机值的选择等。
  
为了更好地理解本文将要讨论的设计技巧为什么能够节省功耗,我们先对功耗做一个简
单介绍。
  
功耗包含两个因素:动态功耗和静态功耗。动态功耗是指对器件内的容性负载充放电所
需的功耗。它很大程度上取决于频率、电压和负载。这三个变量中的每个变量均在您的
某种控制之下。
   动态功耗 = 电容×电压2×频率
  
静态功耗是指由器件中所有晶体管的泄漏电流(源极到漏极以及栅极泄漏,常常集中为
静止电流)引起的功耗,以及任何其他恒定功耗需求之和。泄漏电流很大程度上取决于
结温和晶体管尺寸。 
  
恒定功耗需求包括因终接(如上拉电阻)而造成的电流泄漏。没有多少措施可以采用来
影响泄漏,但恒定功耗可以得到控制。
尽早考虑功耗
  
您在设计的早期阶段做出的功耗决定影响最大。决定采用什么元件对功耗具有重大意义
,而在时钟上插入一个 BUFGMUX 则影响甚微。对功耗的考虑越早越好。
恰当的元件
  
并不是所有元件都具有相同的静止功耗。根据普遍规则,器件工艺技术尺寸越小,泄漏
功耗越大。但并不是所有工艺技术都一样。例如,对于 90 nm 技术来说,Virtex-4
器件与其他 90 nm FPGA 技术之间在静止功耗方面存在显著差异, 
  
然而,在静止功耗随工艺技术缩小而增加的同时,动态功耗却随之减小,这是由于较小
的工艺有着更低的电压和电容。考虑好哪种功耗对你的设计影响更大——待机(静止)功
耗还是动态功耗。
   除通用切片……
标签:FPGA功耗
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