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SDRAM测试的Verilog代码

资料介绍
SDRAM测试的Verilog代码

module sdr_test(
clk,rst_n,

sdram_clk,sdram_cke,sdram_cs_n,sdram_ras_n,sdram_cas_n,sdram_we_n,
sdram_ba,sdram_addr,sdram_data,//sdram_udqm,sdram_ldqm
rs232_tx,
/* sdram_rd_req,sdram_wr_ack,sdram_rd_ack,
sys_data_out,sdram_busy,sys_data_in,sys_dout_rdy,
*/ rdf_dout/*,rdf_rdreq*/
);

input clk; //系统时钟,100MHz
input rst_n; //复位信号,低电平有效

// FPGA与SDRAM硬件接口
output sdram_clk; // SDRAM时钟信号
output sdram_cke; // SDRAM时钟有效信号
output sdram_cs_n; // SDRAM片选信号
output sdram_ras_n; // SDRAM行地址选通脉冲
output sdram_cas_n; // SDRAM列地址选通脉冲
output sdram_we_n; // SDRAM写允许位
output[1:0] sdram_ba; // SDRAM的L-Bank地址线
output[11:0] sdram_addr; // SDRAM地址总线
//ou……
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