用xilinx实现8b10b编码

xinlix fpga，实现8b10b编码

8b10b编码

在高速通信系统中，总是会涉及到一些差错控制和编码。8b10b编码是为了平衡直流而提
出的一种编码方式。

8b10b最初有IBM公司于1983年提出并应用于互联系统中，之后被广泛适用于各种通信系
统中，最近几年的高速通信中，如：RAPID IO
,1000M以太网，PCIE等都采用了8b10b编码以达到更高的传输速率。对于FPGA设计过程中
，常常会涉及到这一类的接口，又由于千兆以太网和PCIE等高速通信协议的广泛使用，
所以在fpga中常常会将这些模块以IP的形式提供给用户，比如，在SPARTAN6系列中就集
成了PCIE硬核。所以通常情况下对于以嵌入式时钟同步的方式的通信我们常常并不需要
去了解8b10b编码是怎么实现的，甚至不需要去了解怎么样去调用8b10b的ip核。
然而，最近我做的一个项目中却碰到了一件让我纠结的事情··· ···。

具体的情况是这样的：前端电路发过来的高速数据是经过8b10b编码的一帧一帧的发送过
来，我需要将前端电路发送过来的数据进行8b10b解码，前方电路要求我对接收到的数据
每10bit进行一次解码，也就是10位的并行数据，高速数据的同步方式是源同步。以前用
过Altera做的时候没有考虑那么多，因为Altera直接是调用的IP核，可以很方便的将数
据设置成10，然后很简单的例化就可以使用了。

然而，当我使用XILINX的时候我却没有找到相应的IP核，只在ISE里面找到了一个Auror
a
8b10b的IP，然后当我调用的时候我却发现这个所谓的IP根本就不能设置成10位的输入·
··
我纠结了，查了好些天资料，但是网上关于8b10b编码的一些实现原理真的少的可怜，期
间也联系了一些XILINX的代理