并行化BCH编译码器的FPGA设计及SOPC验证

并行化BCH编译码器的FPGA设计及SOPC验证

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并行化BCH编译码器的FPGA设计及SOPC验证
作者：蔡恒，崔雪楠，孟虹兆

导师：黄启俊，常 胜

（武汉大学 物理科学与技术学院 微电子学与固体电子学，湖北 武汉 430072）

摘 要：针对 NAND Flash 应用，完成了并行化（8184，7976，16）BCH 编译码器硬件设计，

设计采用寄存器传输级（RTL）硬件描述语言（Verilog HDL）
，利用 LFSR 电路、计算伴随式、

求解关键方程、chien 搜索算法等技术方法完成了 BCH 编译码算法在 FPGA 上的硬件实现。

相较于传统串行实现方案，采用并行化实现提高了编译码器的速度。搭建了基于 SOPC 技术

的嵌入式验证平台，在 Nios 处理器的控制下能快速高效地完成对 BCH 编译码算法的验证，

具有测试环境可配置、测试向量覆盖率高、测试流程智能化的特点。

关键词：并行化；BCH；FPGA；优化；SOPC；

A FPGA Design and SOPC Verification of Parallel BCH Encoder/ Decoder
Author: CAI Heng, CUI Xuenan, MENG Hongzhao