HDL基础语法篇verilog

关于verilog基础语法的介绍
HDL 基础语法篇 Verilog
2010
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Verilog HDL硬件描述语言
2.1 Verilog HDL概述
2.1.1 Verilog HDL的特点
Verilog HDL和VHDL一样，是目前大规模集成电路设计中最具代表性、使用最广泛的
硬件描述语言之一。
作为硬件描述语言，Verilog HDL具有如下特点：
1. 能够在不同的抽象层次上，如系统级、行为级、 RTL（Register Transfer Level）级、
门级和开关级，对设计系统进行精确而简练的描述；
2. 能够在每个抽象层次的描述上对设计进行仿真验证，及时发现可能存在的设计错误，
缩短设计周期，并保证整个设计过程的正确性；
3. 由于代码描述与具体工艺实现无关，便于设计标准化，提高设计的可重用性。如果
有C语言的编程经验，只需很短的时间内就能学会和掌握Verilog HDL，因此，Verilog
HDL可以作为学习HDL设计方法的入门和基础。


2.1.2 Verilog HDL的基本结构
Verilog HDL描述是由模块（module ）构成的，每个模块对应的是硬件电路中的逻辑实
体。因此， 每个模块都有自己独立的功能或结构，以及用于与其它模块之间相互通信的端口。
例如，一个模块可以代表一个简单的门，一个计数器，一个存储器，甚至是计算机系统等。
例2-1-1 加法器的 verilog描述




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