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Verilog HDL设计方法概述

资料介绍
硬件描述语言HDL(Hardware Description Language)
Verilog HDL的历史
Verilog HDL和 VHDL的比较
Verilog HDL 目前的应用情况和适用的设计
采用Verilog HDL设计复杂数字电路的优点
采用硬件描述语言(Verilog HDL)的设计流程简介

第二章 Verilog HDL 设计方法概述
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第二章 Verilog HDL设计方法概述
前言

随着电子设计技术的飞速发展,专用集成电路(ASIC)和用户现场可编程门阵列(FPGA)
的复杂度越来越高。数字通信、工业自动化控制等领域所用的数字电路及系统其复杂程度也越来
越高,特别是需要设计具有实时处理能力的信号处理专用集成电路,并把整个电子系统综合到一
个芯片上。设计并验证这样复杂的电路及系统已不再是简单的个人劳动,而需要综合许多专家的
经验和知识才能够完成。由于电路制造工艺技术进步非常迅速,电路设计能力赶不上技术的进步。
在数字逻辑设计领域,迫切需要一种共同的工业标准来统一对数字逻辑电路及系统的描述,这样
就能把系统设计工作分解为逻辑设计(前端)和电路实现(后端)两个互相独立而又相关的部分。
由于逻辑设计的相对独立性就可以把专家们设计的各种常用数字逻辑电路和系统部件(如FFT算
法、DCT算法部件)建成宏单元(Megcell)或软核(Soft-Core)库供设计者引用,以减少重复劳
动,提高工作效率。电路的实现则可借助于综合工具和布局布线工具(与具体工艺技术有关)来
自动地完成。
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Verilog HDL设计方法概述
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