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MT-201:FPGA与ADC数字数据输出的接口.pdf

资料介绍



接口方式和标准
现场可编程门阵列(FPGA)与模数转换器(ADC)数字数据输
出的接口是一项常见的工程设计挑战。此外,ADC使用多
种多样的数字数据样式和标准,使这项挑战更加复杂。对
于通常在200 MHz以下的低速数据接口,单倍数据速率(SDR)
CMOS非常普遍:发送器在一个时钟沿传送数据,接收器
在另一个时钟沿接收数据。这种方式可确保数据有充足的
时间完成建立,然后由接收器采样。在双倍数据速率
(DDR)CMOS中,发送器在每一个时钟沿都会传送数据。
因此,在相同的时间内,它传输的数据量是SDR的两倍。
然而,接收器正确采样的时序更加复杂。
并行低压差分信号(LVDS)是高速数据转换器的常见标准。
它采用差分信号,每一位均有P线和N线;在最新的FPGA
中,其速度可达DDR 1.6 Gbps或800 MHz。并行LVDS的功
耗低于CMOS,但所需的线数则是CMOS的两倍,因而布
线可能比较困难。LVDS常常用在具有“源同步”时钟系统
的数据转换器中,不过这并不是LVDS标准的一部分。在
这种设置中,时钟与数据同相,并且与数据一同发送。这
样,接收器就能使用该时钟更轻松地捕捉数据,因为它现
应用工程笔记
MT-201
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FPGA与ADC数字数据输出的接口
ADI公司应用工程部
POWER SUPPLY
INPUT
引言
……
标签:ADIFPGAADC
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