谈VHDL_Verilog的可综合性以及对初学者的一些建议

谈VHDL_Verilog的可综合性以及对初学者的一些建议
谈 VHDL/Verilog 的可综合性以及对初学者的一些建议


一、HDL 不是硬件设计语言
过去笔者曾碰到过不少 VHDL 或 Verilog HDL 的初学者问一些相似的问题，诸如如何实现
除法、开根号，如何写循环语句等等。在这个论坛上，也时常能看到一些网友提出这一类的
问题。
对于这些问题，首先要明确的是 VHDL 和 Veriglog 并非是针对硬件设计而开发的语言，只
不过目前被我们用来设计硬件。HDL 是 Hardware Description Language 的缩写，正式中
文名称是“硬件描述语言”。也就是说，HDL 并不是“硬件设计语言(Hardware Design Langu
age)”。别看只差这一个单词，正是这一个单词才决定了绝大部分电路设计必须遵循 RTL 的
模式来编写代码，而不能随心所欲得写仅仅符合语法的 HDL 代码。
二、HDL 的来历
之所以是“硬件描述语言”，要从 HDL 的来历说起。
VHDL 于 1980 年开始在美国国防部的指导下开发，完成于 1983 年，并于 1987 年成为 IE
EE 的标准。当初开发这种语言，是出于美国国防部采购电子设备的需要。美军的装备采购
自私人企业，时常要面对这样一种风险：如果某种武器大量装备部队，而其中某个零件的供
应商却在几年后倒闭了，那这种武器的再生产、维修和保养都会出现大问题。而电子设备、
尤其是集成电路的内部结构较为复杂，若出现前面所说的情况要找其他公司生产代用品非常
困难。于是美国防部希望供应商能以某种形式留下其产品的信息，以保证一旦其破产后能由
其他厂商迅速生产出代用品。
显然，当初的设计文档显然是不能交出来的，这在美国会涉及商业机密和知识产权问题。于
是美国防部就想出了一种折衷的方法――描述硬件的语言，也就是 VHDL。通过 VHDL，供
应