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对系统信号完整性不确定因素进行建模

资料介绍
本白皮书介绍导致系统级时序不确定因素的信号完整性(SI)机制,以及怎样在Quartus® II TimeQuest时序分析器中对这些机制进行建模,从而使外部存储器接口设计达到时序收敛。
通过使用Quartus II开发软件9.1以及更高版本的软件,在外部存储器接口上达到时序收敛,设计人员按照良好的电路板设计习惯,在实现典型外部存储器用户接口时,不需要针对Stratix® IV和Arria® II FPGA等Altera®倒装焊器件系列同时开关输出(SSO)、同时开关输入(SSI)、符号间干扰(ISI)和电路板级交叉串扰来分配单独的SI时序余量。
对系统信号完整性不确定因素
进行建模


本白皮书介绍导致系统级时序不确定因素的信号完整性 (SI) 机制,以及怎样在 Quartus II
TimeQuest 时序分析器中对这些机制进行建模,从而使外部存储器接口设计达到时序收敛。

通过使用 Quartus II 开发软件 9.1 以及更高版本的软件,在外部存储器接口上达到时序收敛,设
计人员按照良好的电路板设计习惯, 在实现典型外部存储器用户接口时,不需要针对 Stratix IV
和 Arria II FPGA 等 Altera倒装焊器件系列同时开关输出(SSO)、同时开关输入(SSI)、符号间
干扰(ISI)和电路板级交叉串扰来分配单独的 SI 时序余量。



引言
FPGA、微处理器和存储器之间越来越大的性能差异,越来越多的应用需要大量的存储器,这些
因素都推动了对快速存储器技术的需求。带宽需求增长的同时,FPGA 和存储器的信号数量和
信号速率也在不断增长。为进一步提高带宽,器件生产商不断降低供电电压。

开始时,业界标准 DIMM 工作电压是 5 V。但是,随着 DRAM 存储密度的增加,工作电压降到
3.3 V (SDR),然后是 2.5 V (DDR)、1.8 V (DDR2)、1.5 V (DDR3)和 1.35 V (DDR3),因此,存储
器运行速度更快, 功耗更低。 目前正在规划 DDR4 芯片,预计其运行电压在 1.2 V 到 1.0 V 之间。
由于工作电压的降低以及时序预算的减小,如果设计人员对系统设计没有足够的重视,那么,
很有可能会出现错误,例如,过孔引出层、电路板走线间距、引脚分配和……
对系统信号完整性不确定因素进行建模
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