采用28-nm FPGA切实降低SEU

相对于ASIC，采用FPGA 设计的系统有明显的优势，例如，快速工艺技术改进和设计创新等，支持在高可用性、高可靠性和安全关键系统中使用FPGA。 然而，技术进步也带来了其他影响，例如，对于以前可以忽略的软错误，现在却非常敏感。 由单事件干扰(SEU) 导致的这些软错误不是破坏性的，系统不需要停止工作就能够纠正软错误。 本白皮书介绍为Altera ®Stratix V ® FPGA 开发的增强SEU 降低技术怎样通过强大的技术路线来解决软错误系统难题。
采用 28-nm FPGA 切实降低 SEU


WP-01135-1.0 白皮书




相对于 ASIC，采用 FPGA 设计的系统有明显的优势，例如，快速工艺技术改进和设计创新等，
支持在高可用性、高可靠性和安全关键系统中使用 FPGA。 然而，技术进步也带来了其他影
响，例如，对于以前可以忽略的软错误，现在却非常敏感。 由单事件干扰 (SEU) 导致的这些
软错误不是破坏性的，系统不需要停止工作就能够纠正软错误。 本白皮书介绍为 Altera
Stratix V FPGA 开发的增强 SEU 降低技术怎样通过强大的技术路线来解决软错误系统难题。


引言
随着快速工艺技术改进和创新技术的发展，速度、密度和功耗有了很大的提高，FPGA 相对于
ASIC 的优势越来越明显。 然而，技术进步也有其他影响，这些影响以前是可以忽略的。 更高
的密度带来了相应的影响，对 SEU 更加敏感，从而导致软错误。 虽然仔细的 IC 设计和布板方
法降低了 65 nm 和 40 nm 每比特的软错误率，但是