在28-nm 拓展收发器领先优势

高速串行协议提高了数据速率，扩展了功能，从而满足了网络带宽的需求。而最大的挑战是怎样提高数据速率，实现更高的集成度，从而有效的支持未来系统带宽的增长。这些挑战包括，降低误码率(BER)，保证信号和电源完整性，同时维持高功效不变，优化设计效能。本白皮书从体系结构上研究12.5-Gbps 背板和28 Gbps下一代光模块SERDES带来的挑战及其解决方案。还介绍了10至28-Gbps收发器的业界发展趋势，重点是面临的挑战，以及解决这些挑战的28-nm 芯片和效能方案。
白皮书

在 28-nm 拓展收发器领先优势

高速串行协议提高了数据速率，扩展了功能，从而满足了网络带宽的需求。而最大的挑战是怎样提高数据
速率，实现更高的集成度，从而有效的支持未来系统带宽的增长。这些挑战包括，降低误码率 (BER)，保证
信号和电源完整性，同时维持高功效不变，优化设计效能。本白皮书从体系结构上研究 12.5-Gbps 背板和
28 Gbps 下一代光模块 SERDES 带来的挑战及其解决方案。还介绍了 10 至 28-Gbps 收发器的业界发展趋势，重
点是面临的挑战，以及解决这些挑战的 28-nm 芯片和效能方案。

引言
摩尔定律宣称，集成电路晶体管密度每两年就会加倍，是半导体行业技术发展的主要推动力量。通过减小
功能占用面积或者工艺尺寸来实现摩尔定律。减小功能占用面积可以提供更多的功能，提高工作速率、逻
辑密度和集成度，降低单位逻辑功能的功耗。通过使用高级设计和工艺方法来获得更高的数据速率，支持
固网和无线通信、计算机、存储、军事以及广播电子系统发送和接收大容量数据。

前沿 ASIC、微处理器和 FPGA 目前采用的 40-nm 工艺技术为实现 10 Gbps 高速、高功效收发器提供了强大的支
持。这种支持能力在 28-nm 工艺代进一步得到了提高。减小功能占用面积意味着晶体管更短的沟道长度，
逻辑门之间更短的互联，从而加快了开关时间，缩短了互联传送延时。减小工艺节点尺寸更有利于逻辑工
作，提高密度和数据传送速率，以及其他高级特性的实现，同时优化了