充分发挥FPGA 浮点IP 内核的优势

最近出现的FPGA 设计工具和IP 有效减少了计算占用的资源，大大简化了浮点数据通路的实现。而且，与数字信号处理器不同， FPGA 能够支持浮点和定点混合工作的DSP 数据通路，实现的性能超过了100GFLOPS。在所有信号处理算法中，对于只需要动态范围浮点算法的很多高性能DSP 应用，这是非常重要的优点。选择FPGA 并结合浮点工具和IP，设计人员能够灵活的处理定点数据宽度、浮点数据精度和达到的性能等级，而这是处理器体系结构所无法实现的。
白皮书

充分发挥 FPGA 浮点 IP 内核的优势

最近出现的 FPGA 设计工具和 IP 有效减少了计算占用的资源，大大简化了浮点数据通路的实现。而且，与
数字信号处理器不同， FPGA 能够支持浮点和定点混合工作的 DSP 数据通路，实现的性能超过了 100
GFLOPS。在所有信号处理算法中，对于只需要动态范围浮点算法的很多高性能 DSP 应用，这是非常重要的
优点。选择 FPGA 并结合浮点工具和 IP，设计人员能够灵活的处理定点数据宽度、浮点数据精度和达到的
性能等级，而这是处理器体系结构所无法实现的。

引言
对于通信、军事、医疗等应用中的很多复杂系统，首先要使用浮点数据处理算法，利用 C 或者 MATLAB 软
件进行仿真和建模。而最终实现几乎都采用定点或者整数算法。算法被仔细映射到有限动态范围内，调整
数据通路中的每一功能。这就需要很多取整和饱和步骤，如果处理的不合适，就会对算法性能有不利的影
响。在集成过程中一般还需要进行大量的验证工作，以确保系统工作符合仿真结果。

以前，由于缺乏 FPGA 工具包的支持， FPGA 设计人员一般不选择浮点算法。使用很多浮点 FPGA 运算符
时，由于需要大量逻辑和布线资源，因此，它的另一个缺点是性能太差。 FPGA 高效实现复数浮点函数的
关键是使用基于乘法器的算法，利用大量集成在 FPGA 器件中的硬件乘法器资源。用于实现这些非线性函
数的乘法器必须有很高的精度，以保证乘法迭代过程中的精度要求。而且，高精度乘法器不需要在每一次
乘法迭