电路设计[FPGA]设计经验

电路设计[FPGA]设计经验
时序是设计出来的
总体方案主要是涉及模块划分，一级模块和二级模块的接口信号和时序（我们

要求把接口信号的时序波形描述出来）以及将来如何测试设计。在这一级方案中，

要保证在今后的设计中时序要收敛到一级模块（最后是在二级模块中）
。什么意思

呢？我们在做详细设计的时候，对于一些信号的时序肯定会做一些调整的，但是

这种时序的调整最多只能波及到本一级模块，而不能影响到整个设计。记得以前

在学校做设计的时候，由于不懂得设计时序，经常因为有一处信号的时序不满足，

结果不得不将其它模块信号的时序也改一下，搞得人很郁闷。

在逻辑详细设计方案这一级的时候，我们已经将各级模块的接口时序都设计

出来了，各级模块内部是怎么实现的也基本上确定下来了。

由于做到这一点，在编码的时候自然就很快了，最重要的是这样做后可以让

设计会一直处于可控的状态，不会因为某一处的错误引起整个设计从头进行。



1． 做逻辑的难点在于系统结构设计和仿真验证

做逻辑的难点不在于 RTL 级代码的设计，而在于系统结构设计和仿真验证方

面。目前国内对可综合的设计强调的比较多，而对系统结构设计和仿真验证方面

似乎还没有什么资料，这或许也从一个侧面反映了国内目前的设计水平还比较低

下吧。

以前在学校的时候，总是觉得将 RTL 级代码做好就行了，仿真验证只是形式

而已，所以对 HDL 的行为描述方面的语法不屑一顾，对 testbench 也一直不愿意去

学--因为觉得画波形图方便；对于系统结构设计更是一点都不懂了。到了公司接触

了些东西才发现完全不是这样。

其实在国外，花在仿真验证上的时间和人力大概是花在 RTL