理解FPGA 中的压稳态

本白皮书介绍FPGA 中的压稳态，为什么会出现这一现象，它是怎样导致设计失败的。介绍怎样计算压稳态MTBF，重点是对结果造成影响的各种器件和设计参数。
白皮书

理解 FPGA 中的压稳态

本白皮书介绍 FPGA 中的压稳态，为什么会出现这一现象，它是怎样导致设计失败的。介绍怎样计算压稳
态 MTBF，重点是对结果造成影响的各种器件和设计参数。

引言
当信号在不相关或者异步时钟域之间传送时，会出现压稳态，它是导致包括 FPGA 在内的数字器件系统失
败的一种现象。本白皮书介绍 FPGA 中的压稳态，解释为什么会出现这一现象，讨论它是怎样导致设计失
败的。

通过计算压稳态导致的平均故障间隔时间 (MTBF)，设计人员知道是否应采取措施来降低这类失败的概率。
本白皮书解释怎样利用各种设计和器件参数来计算 MTBF， FPGA 供应商和设计人员怎样提高 MTBF。可
以通过设计方法和优化措施来降低出现压稳态失败的概率，从而提高系统可靠性。

什么是压稳态 ?
FPGA 等数字器件中的所有寄存器都有确定的信号时序要求，使每一个寄存器能够正确的采集输入数据，产
生输出信号。为保证能够可靠的工作，寄存器输入必须在时钟沿之前稳定一段时间 ( 寄存器建立时间，即
tSU)，在时钟沿之后也要保持稳定一段时间 ( 寄存器保持时间，即 tH)。一定的时钟至输出延时 (tCO) 之后，寄
存器输出有效。如果信号转换不能满足寄存器的 tSU 或者 tH 要求，寄存器输出就有可能进入压稳态。在压稳
态中，寄存器输出在高电平和低电平状态之间徘徊一段时间，这意味着，输出延时超出设定的 tCO 之后才能
转换到确定的高电平或者低电平状态