利用高级Cyclone III FPGA PLL，增加灵活性，提高集成度

人们在使用FPGA 时，经常忽略它的一个优点——能够集成时钟解决方案。这种集成能力不但降低了系统成本，而且最新的65-nm Altera® Cyclone® III FPGA 支持高级时钟管理和锁相环(PLL) 技术，因此，还极大地提高了设计灵活性。设计人员利用Cyclone III 时钟管理功能，管理整个FPGA 和电路板的时钟系统。而且，由于Cyclone III PLL 集成在FPGA 中，可以利用Altera 的Quartus® II 设计环境，轻松进行设置。
白皮书

利用高级 Cyclone III FPGA PLL，增加灵活性，提高集成度

引言
人们在使用 FPGA 时，经常忽略它的一个优点――能够集成时钟解决方案。这种集成能力不但降低了系统
成本，而且最新的 65-nm Altera Cyclone III FPGA 支持高级时钟管理和锁相环 (PLL) 技术，因此，还极大
地提高了设计灵活性。设计人员利用 Cyclone III 时钟管理功能，管理整个 FPGA 和电路板的时钟系统。而
且，由于 Cyclone III PLL 集成在 FPGA 中，可以利用 Altera 的 Quartus II 设计环境，轻松进行设置。

Cyclone III PLL 时钟合成器体系结构
图 1 所示为 Cyclone III PLL 结构图。 PLL 是一种反馈环路，主要组成包括相位频率探测器 (PFD)、电荷泵
(CP)、环路滤波器 (LF)、压控振荡器 (VCO) 和反馈计数器 M。 PFD 探测输入时钟和反馈时钟之间的相位
差，相位失配时，向 PLL 发出信号。 CP 和 LF 接收来自 PFD 的信号，将控制电压提供给 VCO，以得到所
需的输出频率和相位。 PLL 含有三种类型的计数器：预调整 N 计数器、后调整 C 计数器和反馈 M 计数
器。

图 1. Cyclone III PLL 结构图
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