静态时序分析（Static Timing Analysis）基础与应用

静态时序分析（Static Timing Analysis）基础与应用
静态时序分析（Static Timing
Analysis）基础与应用
 前言
在制程进入深次微米世代之后，晶片（IC）设计的高复杂度及系统单晶片
（SOC）设计方式兴起。此一趋势使得如何确保 IC 品质成为今日所有设计从业人
员不得不面临之重大课题。静态时序分析（Static Timing Analysis 简称 STA）
经由完整的分析方式判断 IC 是否能够在使用者的时序环境下正常工作，对确保
IC 品质之课题，提供一个不错的解决方案。然而，对于许多 IC 设计者而言，STA
是个既熟悉却又陌生的名词。本文将力求以简单叙述及图例说明的方式，对 STA
的基础概念及其在 IC 设计流程中的应用做详尽的介绍。
什么是 STA？
STA 的简单定义如下：套用特定的时序模型（Timing Model），针对特定电
路分析其是否违反设计者给定的时序限制（Timing Constraint）。以分析的方
式区分，可分为 Path-Based 及 Block-Based 两种。




先来看看 Path-Based 这种分析方式。如图一所示，讯号从 A 点及 B 点输入，
经由 4 个逻辑闸组成的电路到达输出 Y 点。套用的 Timing Model 标示在各逻辑
闸上，对于所有输入端到输出端都可以找到相对应的延迟时间。而使用者给定的
Timing Constraint 为：
1. 讯号 A 到达电路输入端的时间点为 2（AT=2，AT 为 Arrival Time）。
2. 讯号 B 到达电路输入端的时间点为 5（AT=5）。
3. 讯号必须在时间点 10 之前到达输出端 Y（RT=10，RT 为 Required Time）。
现