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有限状态机

资料介绍
有限状态机

有限状态机的程序
1.试验程序
功能模块:
Module state(heat,cool,current_data,clock,reset);
input [5:0] current_data;
input clock,reset;
output heat,cool;
reg heat,cool;
parameter [1:0] right=2'b00,
too_cold=2'b01,
too_hot=2'b10;
parameter [5:0] set=6'd25,up_data=6'd26, low_data=6'd24;
reg [1:0] current_state,next_state;
always @( current_data or current_state)
begin
case(current_state)
right:
begin
if(current_data>=up_data)
next_state<=too_hot;
else if(current_data<=low_data)
next_state<=too_cold;
else if(current_data==set)
next_state<=right;
else
……
标签:状态机Verilog
有限状态机
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