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verilog testbench

资料介绍
写出好的测试文件可以参考一下
编写高效率的 testbench



简介:
由于设计的规模越来越大也越来越复杂, 数字设计的验证已经成为一个日益困难和繁琐
的任务。 验证工程师们依靠一些验证工具和方法来应付这个挑战。 对于几百万门的大型设计,
工程师们一般使用一套形式验证(formal verification)工具。然而对于一些小型的设计,设
计工程师常常发现用带有 testbench 的 HDL 仿真器就可以很好地进行验证。
Testbench 已经成为一个验证高级语言(HLL --High-Level Language) 设计的标准方法。
通常 testbench 完成如下的任务:
1. 实例化需要测试的设计(DUT) ;
2. 通过对 DUT 模型加载测试向量来仿真设计;
3. 将输出结果到终端或波形窗口中加以视觉检视;
4. 另外,将实际结果和预期结果进行比较。
通常 testbench 用工业标准的 VHDL 或 Verilog 硬件描述语言来编写。Testbench 调用功
能设计,然后进行仿真。复杂的 testbench 完成一些附加的功能―例如它们包含一些逻辑来
选择产生合适的设计激励或比较实际结果和预期结果。
后续的章节描述了一个仔细构建的 testbench 的结构,并且提供了一个自动比较实际结
果与预期结果的进行自我检查的 testbench 例子。
图 1 给出了一个如上所描述步骤的标准 HDL 验证流程。由于 testbench 使用 VHDL 或
Verilog 来描述,testbench 的验证过程可以根据不同的平台或不同的软件工具实现。由于
VHDL 或 Verilog 是公开的通用标准,使用 VHDL 或
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